當(dāng)?shù)貢r(shí)間周三，比利時(shí)微電子研究中心imec宣布，在其與ASML合作的High-NA EUV光刻實(shí)驗(yàn)室首次成功利用0.55NA的High-NA EUV光刻機(jī)曝光了邏輯和DRAM的圖案結(jié)構(gòu)。

Left: 9.5nm random logic structure (19nm pitch) after pattern transfer

Right: Random vias with a 30nm center-to-center distance with excellent pattern fdelity and critical dimension uniformity

據(jù)介紹，imec 使用9.5nm密集金屬線，實(shí)現(xiàn)了單曝光隨機(jī)邏輯結(jié)構(gòu)的圖案化，對(duì)應(yīng)于19nm pitch，將端到端間距尺寸降低至20nm以下。這足以使用單個(gè)High-NA曝光在1.4nm工藝技術(shù)上構(gòu)建邏輯。

不僅如此，Imec還成功創(chuàng)建了中心間距為30nm的隨機(jī)通孔，并具有良好的圖案保真度和臨界尺寸均勻性。此外，在P22nm的間距上形成的2D特征表現(xiàn)出了出色的性能，這足以用于3nm工藝節(jié)點(diǎn)的制造過(guò)程。

Left: 2D features at a P22nm pitch exhibited outstanding performance

Right: lmec demonstrates an integration of the storage node landing pad with the bit line periphery for DRAM

除了邏輯結(jié)構(gòu)之外，imec在單次曝光中成功設(shè)計(jì)了將DRAM的存儲(chǔ)節(jié)點(diǎn)著陸墊（Storage Node Landing Pad，SNLP）與位線外圍集成在一起的設(shè)計(jì)，強(qiáng)調(diào)了High-NA技術(shù)減少曝光次數(shù)的潛力。

imec總裁兼首席執(zhí)行官 Luc Van den hove 表示，作為行業(yè)應(yīng)用的初步驗(yàn)證，結(jié)果顯示了High-NA EUV技術(shù)的獨(dú)特潛力，單次曝光即可實(shí)現(xiàn)20nm以下間距的金屬層。因此High-NA EUV將對(duì)邏輯和存儲(chǔ)器技術(shù)的尺寸擴(kuò)展起到重要作用，這正是將路線圖推向 "埃米時(shí)代" 的關(guān)鍵支柱之一。歸功于ASML-imec聯(lián)合實(shí)驗(yàn)室的建立，使我們的合作伙伴能夠加快將High-NA光刻技術(shù)引入制造領(lǐng)域。